大学のCPU製作実験講義４回目。
CPU製作と言ってもまだ演習ですが(＾＾;

今日はハードウェア言語のsfl言語を用いて、60分ダウンカウンタを作りました。
sfl言語で記述したソースをvelilogなどに変換してFPGAボード上で動作させます。

＜仕様＞
・値はFPGAボードのLEDに各数を表示させる
・初期値 00:00'00　でスタート
・↑を1つダウンさせるとこの次は59:59'99になります
・１クロック毎に00:00'01秒ずつ減算(内部では2の補数で加算)
・リセットスイッチを持たせて、押すと初期値に。

sfl言語は私の大学の教授が某会社に居るときに作ったとか。
sfl言語がどれくらいの認知度かわかりませんが；
ご存知の方居られますか？

私が触れた言語はC,C++，JAVA，Ocaml，Lispのどれもソフトウェア言語ばかりで、それに慣れたためかハードウェア言語の並行処理の考え方には苦労しました；

それに、ビット単位でレジスタを確保していくわけで、この課題ならば

"分"の10の位　→　値変動は0～5　→　3ビット幅確保
"分"の1の位 →　値変動は0～9　→　4ビット幅確保

めんどうですよね・・・。

残念ですが。sflは分かりません。
VHDLとverilogなら何とか。

sfl調べてみましたが、使ってみるのも面白そうですね。
趣味とは言えTTLで回路組んでいた私にとってはハードウェア記述言語がすごく楽です。

>softyaさん
今はsflは大学の講義で使われる程度みたいなので知っている方の方が少ないかと思います(＾＾；
sflを製作した教授が仰るにはVHDLやvelilogより遙かに使いやすいそうです。

TTLは大変そうですね；
消費電力大というところが・・・